摘要：隨著器件特征尺寸的縮小,半導(dǎo)體器件受到熱載流子注入(HCI)導(dǎo)致的損傷越來越小,采用常用的I-V測試方法很難獲得其內(nèi)部陷阱電荷的準(zhǔn)確數(shù)據(jù)。采用I-V測試和低頻噪聲測試相結(jié)合的方式,分析了65 nm工藝NMOS器件HCI時(shí)的特性變化,采用低頻噪聲技術(shù)計(jì)算出HCI效應(yīng)前后氧化層陷阱電荷和界面態(tài)陷阱電荷變化量,以及柵氧化層附近陷阱密度情況。通過I-V測試方法只能計(jì)算出HCI效應(yīng)誘生的陷阱電荷變化量,對于其陷阱電荷的分布情況卻無法計(jì)算,而相比于常用的I-V測試方式,低頻噪聲測試能更準(zhǔn)確計(jì)算出隨HCI后器件界面態(tài)陷阱電荷和氧化層陷阱電荷的具體數(shù)值及其HCI效應(yīng)誘生變化值,并計(jì)算出氧化層附近的陷阱電荷空間分布情況。