摘要：為了降低極化碼編碼硬件電路的成本并提高編碼結構的靈活性,從面積優(yōu)化的角度,提出了一種基于FPGA的低硬件復雜度的極化碼編碼實現(xiàn)方案。采用復用結構替換極化碼編碼中硬件復雜度較高的直接并行克羅內克積運算結構,并將其封裝成可以實現(xiàn)任意維數(shù)克羅內克積運算的IP核。實驗結果表明,當基矩陣為2階時,實現(xiàn)最小運算單元所需的寄存器數(shù)量降低至原來的1/4,整體硬件復雜度降低至與碼長呈線性關系的復雜度。