摘要：針對(duì)當(dāng)前卷積神經(jīng)網(wǎng)絡(luò)算法日趨復(fù)雜,基于通用處理器的軟件實(shí)現(xiàn)方案運(yùn)算性能難以滿足實(shí)際應(yīng)用實(shí)時(shí)性要求,而基于GPU的實(shí)現(xiàn)方案則存在高能耗、無(wú)法應(yīng)用于嵌入式系統(tǒng)等問(wèn)題,本文提出了一種使用高層次綜合(HLS)實(shí)現(xiàn)的基于FPGA卷積神經(jīng)網(wǎng)絡(luò)加速器設(shè)計(jì)方案,采用SDSoC開(kāi)發(fā)環(huán)境,在實(shí)現(xiàn)所需性能的同時(shí)節(jié)省了大量開(kāi)發(fā)時(shí)間,實(shí)驗(yàn)結(jié)果表明,在輸入圖像為64*64*3情況下,本文提出的軟硬件協(xié)同設(shè)計(jì)方案識(shí)別速度達(dá)到1. 86ms,相比CPU實(shí)現(xiàn)方案的識(shí)別速度266ms,加速比可達(dá)143,節(jié)約了88倍功耗。