摘要：在65nm CMOS工藝條件下,設(shè)計(jì)了一種用于高速高精度流水線ADC的開關(guān)電容比較器。采用單電容結(jié)構(gòu),實(shí)現(xiàn)了比較結(jié)果的最小化傳輸延遲。利用正反饋電容將采樣網(wǎng)絡(luò)的實(shí)極點(diǎn)調(diào)制為復(fù)極點(diǎn),以減小采樣傳輸延遲。用靜態(tài)鎖存器替代高速雙尾動(dòng)態(tài)鎖存器,以適應(yīng)正反饋的電容結(jié)構(gòu)。數(shù)字驅(qū)動(dòng)部分采用正反饋方式,以提升傳輸速度。Spectre仿真結(jié)果表明,在14位精度下,10GHz帶寬比較器的采樣網(wǎng)絡(luò)具有與20GHz帶寬MDAC的采樣網(wǎng)絡(luò)相同的傳輸延遲,從鎖存器開始鎖存到數(shù)字驅(qū)動(dòng)輸出的總傳輸延遲小于50ps。