摘要：設計了一種高穩(wěn)定性低功耗的自偏置鎖相環(huán),采用單電荷泵結構,并加入了快速啟動電路,在不增加功耗的前提下,減小了環(huán)路的鎖定時間。電路具有固定的阻尼因子,同時通過推導計算,確定了電路參數,使電路處于相位裕度最佳點附近,因此提高了鎖相環(huán)(PLL)電路的穩(wěn)定性。在SMIC40nmCMOS工藝模型下仿真,結果表明,該PLL電路工作頻率范圍為62.5~1500MHz,在500MHz輸出頻率的相位噪聲為-97.56dBc@1MHz,1.1V電源供電下消耗功耗2.5mW。輸出頻率為500MHz時,鎖定時間小于2μs。